Verilog中的 full case 与 parallel case

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        在使用Verilog时，case语句时非常常见的，case语句中有些非常有意思的东西,full case 与 parallel case,在这里我想写一下一些关于它们的相关知识。
一、full case           在使用case时，我们一般要求在没有罗列所有情况时，要将default添加进去，以防止出现latch，但是有时候我们就会非常容易漏掉default，比如我们表示红绿灯时，三种情况需要两位，我们用00、01、10分别代表红绿蓝，这时我们已经将所有情况罗列清楚，但却没有用到11，就会很容易将其忘掉，就会导致综合时出现latch，如下图所示：

         但当我们在代码中加了full case时，就可以避免出现latch：

        所以加full case的意义就是让综合器知道所有情况已经罗列完毕，不可以产生锁存器，影响电路性能。
二、parallel cas

Verilog中的 full case 与 parallel case最先出现在Python成神之路。