基于Verilog的串口程序

`timescale 1ns / 1ps // // Company:  // Engineer:  //  // Create Date:    17:02:38 06/13/2012  // Design Name:  // Module Name:    uart_tx  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // // module uart_tx(     input clk,      input rst,      input [7:0] dat,      input stb,     output reg tx     );
parameter state0 = 4'd0; parameter state1 = 4'd1; par

基于Verilog的串口程序最先出现在Python成神之路。