设置成员操作符–inside

设置成员操作符–inside
SystemVerilog增加了一个检测是否集合中–员的操作符，这个操作符的关键字是inside。
logic [2:0] a;
if(a inside{3'b001,3'b010,3'b100})
//等价if((a==3'b001)||(a==3'b010)||(a==3'b100))
...

使用inside操作符可以方便的比较一个数值和多个可能值之间的关系。 用inside操作符，需要和第一个值进行比较的数值集合可以是其他信号。
if(data inside{bus1,bus2,bus3,bus4})

数值集合也可以是一个数组。
int d_array[0:1023];
if(13 inside d_array)
...

inside操作符可以使用Z或X（X还可以用?表示）来表示无关条件。
logic [2:0] a;
if(a inside{3'b1?

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