FPGA之道——时钟处理单元

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前言背景PLLXilinx公司的锁相环结构简介Altera公司的锁相环结构简介
DCM

前言
这个时间的FPGA发展可以说已经很成熟了，Xilinx早已推出了ZYNQ系列，并推出了新工具VITIS 2019.2，当然Vivado并没有淘汰也几乎不可能淘汰，VITIS 2019.2自然也内含了Vivado 2019.2. 对于FPGA中的时钟处理单元，或者说时钟管理单元，在7系列FPGA中，有我们最常见的MMCM以及PLL，这在FPGA工程中，建立时钟IP核时可以清晰的看到。 至于更早期的时钟处理单元，有DCM、PLL等，叫法不同 ，下面根据《FPGA之道》这本书上的描述简单介绍一下。
背景
在实际的使用中，经常会碰到外部送给我们的时钟信号在频率或者相位上并不满足直接使用的要求，而内部时序逻辑又只能对时钟信号进行整数倍的分频，并且不能保证产生新时钟信号的相位稳定性，所以这个时候就需

FPGA之道——时钟处理单元最先出现在Python成神之路。