第三章 硬件描述语言verilog（三）功能描述-时序逻辑

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第六节 功能描述-时序逻辑6.1 always语句6.2 D触发器6.2.1 D触发器结构6.2.2 D触发器波形6.2.3 D 触发器代码6.2.4 怎么看FPGA波形
6.3 时钟6.4 时序逻辑代码和硬件6.5 阻塞语句和非阻塞赋值

第六节 功能描述-时序逻辑
6.1 always语句
时序逻辑的代码一般有两种：同步复位的时序逻辑和异步复位的时序逻辑。在同步复位的时序逻辑中复位不是立即有效，而在时钟上升沿时复位才有效。其代码结构如下：
always@(posedge clk) begin
if(rst_n==1’b0)
代码语句；
else begin
代码语句；
end
end

在异步复位的时序逻辑中复位立即有效，与时钟无关。其代码结构如下：
always@(posedge clk or negedge rst_n) begin
if(rst_n==

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