FPGA之JESD204B接口——总体概要 实例上

JESD204B IP CORE结构 JESD204B支持速率高达12.5Gbps，IPcore可以配置为发送端（如用于DAC）或接收端（如用于ADC），每个core支持1-8 lane数据，若要实现更高lane的操作需要通过multi cores实现。
JESD204B transmitter 主要包含以下功能模块 1、AXI4-STREAM数据流接口； 2、TX lane逻辑模块包括： - 加扰； - 插入对齐参数； - ILAS序列生成； 3、TX计数器； 4、JESD204B PHY； 5、RPAT 生成器，用于测试模式； 6、JSPAT 生成器，用于测试模式； 7、AXI4-LITE管理接口和控制、状态寄存器，调试时使用；

 
在逻辑设备和DAC之间，逻辑设备为JESD204B transmitter即发送端，DAC为JESD204B Receiver即接收端；在发送端，数据在传输层进行组帧，在数据链路层进行CGS、ILAS、数据传输等阶段。
1、在CGS阶段，接收端向发送端发起SYNC请求，然后发送端发送已知重复序列，

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