改进的for循环

改进的for循环
声明局部循环变量 SystemVerilog简化了声明用于for循环的局部变量的方法。SystemVerilog可以在for循环内部声明循环变量。这样就不需要在模块级定义多个变量，也不用在命名的begin…end块中定义局部变量了。
module chip(...);//SystemVerilog风格的循环
...
always_ff@(posedge clock) begin
for(bit[4:0] i=0; i<=15;i++) .... end always_ff@(posedge clock)begin for(int i=1;i <= 1024;i+=1) ... end endmodule 局部循环变量避免发生干扰 在for循环内部声明的变量是这个循环的局部变量。在循环中引用这个变量名称只会使用这个局部变量，而不会是模块其他地方，如接口、程

改进的for循环最先出现在Python成神之路。