14.时序约束

引用b站大佬rong晔手册
1.时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。 通过附加时序约束可以综合布线工具调整映射和布局布线， 使设计达到时序要求。
2.附加时序约束策略：先附加全局约束，然后对快速和慢速例外路径附加专门约束。
1）附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对 FPGA/CPLD 输入输出 PAD 附加偏移约束、对全组合逻辑的PAD TO PAD 路径附加约束。
2）附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
还没有设计经验，理解先附加全局约束后附加专门约束，以及全局约束中怎么附加偏移约束。
3.约束的作用：
1）提高设计的工作频率（减少了逻辑和布线延时）； 2）获得正确的时序分析报告；（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告） 3）指定 FPGA/CPLD 的电气标准和引脚位置。  

14.时序约束最先出现在Python成神之路。