Verilog两种方式实现2-4译码器

in0in1out0out1out2out3000111011011101101111110
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2-4译码器真值表
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2-4译码器电路图
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 module decoder2_4(in0,in1,en,out0,out1,out2,out3);//调用门级元件实现2-4译码器
  input in0,in1,en;
  output out0,out1,out2,out3;
  wire wire1,wire2;
  not U1(wire1,in0),
  U2(wire2,in1);
  nand U3(out0,en,wire1,wire2),
   U4(out1,en,wire1,in1),
   U5(out2,en,in0,wire2),
   U6(out3,en,in0,in1);
 endmodule
 module decoder2_4(in0,in1,en,out0,out1,out2,out

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